您好，我現(xiàn)在在設(shè)計(jì)CH569W和FPGA通信的模塊，按照過(guò)往的帖子描述，在120M 32bit模式下，上傳不低于300MB，下行不低于200MB；

問(wèn)題1：該速度略低于理論帶寬，手上好一點(diǎn)的USB3 U盤上傳可以到400MB，就算120M * 32bit 的3.84G也沒有跑滿，大概70~80%實(shí)際效率？

另外，數(shù)據(jù)接口實(shí)在太多了，32位數(shù)據(jù)+8個(gè)控制，很多FPGA開發(fā)板只提供30+的IO拓展，因此我考慮做一個(gè)16位的版本，算上8個(gè)控制線也就24根數(shù)據(jù)線，可以很輕易的移植到各類開發(fā)板上：
問(wèn)題2：工作為16位時(shí)，使用到的數(shù)據(jù)位是HD0~HD15低位，還是HD16~HD31高位？

問(wèn)題2：根據(jù)手冊(cè)，傳輸時(shí)鐘120M是固定的上限，如果我設(shè)計(jì)為16位時(shí)，帶寬是否直接砍半（例1.9G * 75%效率）？還是會(huì)根據(jù)實(shí)際負(fù)載可以略提高數(shù)據(jù)處理效率（例時(shí)鐘可以給的略高150M？效率可能更高到90%？）

1，幾乎沒有接口可以做到理論的滿帶寬

2，使用HD0-HD15低位

3，是的，理論值就會(huì)砍半，不建議超頻使用。

感謝您